|
AD9850
125MHz DDS频率合成器的原理及应用
北京航空航天大学112信箱(100083) 郭荣祥 郭吉祥
摘 要：
介绍了美国ADI公司采用先进的DDS技术新推出的高集成度频率合成器AD9850的主要特性、工作原理、应用电路和应用考虑。
关键词：
直接数字频率合成(DDS) 频率合成器 时钟发生器 锁相环(PLL)
1 概述
频率合成器是从一个或多个参考频率中产生多种频率的器件。这种器件已经用了几十年，尤
其是在通信系统中已得到广泛应用。传统的频率合成器，通常从一排晶体振荡器产生的各种
频率通过开关进行频率混合。也有的采用众所周知的锁相环(PLL)技术实现频率合成。随着数字技术在仪器仪表和信系统的广泛应用，用数字控制方法从一个参考频率源产生多种频率，即直接数字合成技术(DDS)异军突起。本文试图介绍世界流行的美国ADI公司生产的AD9850频率合成器正是应用这种DDS技术的典型热门产品之一，其基本结构框图见图1。
在图1中，正弦查询表是一个可编程只读存储器(PROM)，存有一个或多个完整周期的正弦波数据，在时钟fC驱动下，地址计数器逐步经过PROM存储器的地址，地址中相应的数字信号输出到N位数模转换器(DAC)的输入端，DAC输出的模拟信号，经过低通滤波器(LPF)，
可得到一个频谱纯净的正弦波。
在图1系统中，输出频率无法进行编程控制，实际中常用的可编程DDS系统如图2所示。该DDS
系统的核心是相位累加器，它由一个加法器和一个N位相位寄存器组成，N一般为24~32位。
每来一个时钟fC，
相位寄存器以步长M增加。相位寄存器的输出与相位控制字相加，然后输入到正弦查询
表地址上。正弦查询表包含一个周期正弦波的数字幅度信息，每个地址对应正弦波中0°~
360°范围的一个相位点。查询表把输入的地址相位信息映射成正弦波幅度信号，驱动DAC
，输出模拟量。相位寄存器，每经过2N/M个fC时钟后回到初始状态，相应地正弦查询表经过一个循环回到初始位置，整个DDS系统输出一个正弦波。输出的正弦波周期TO=TC2N/M，频率f
OUT =MfC/2N。在图2中，相位累加器输出N位并不全部加到查询表，而要截断，仅留高端13~15位。相位截断减小了查询表长度，但并不影响频率分辩率，对最终输出仅增加
一个很小的相位噪声。DAC分辨率一般比查询表长度小2~4位。AD9850是ADI公司采用先进的DDS技术，1996年推出的高集成度DDS频率合成器，它内部包括可编程DDS系统、高性能DAC及高速比较器，能实现全数字编程控制的频率合成器和时钟发生器。接上精密时钟源，AD9850可产生一个频谱纯净、频率和相位都可编程控制的模拟正弦波输出。此正弦波可直接用作频率信号源或转换成方波用作时钟输出。AD9850接口控制简单，可以用8位并行口或串行口直接输入频率、相位等控制数据。32位频率控制字，在125MHz时钟下，输出频率分辨率达00291Hz。先进的CMOS工艺使AD9850不仅性能指标一流，而且功耗少，在33V供电时，功耗仅为155mW。扩展工业级温度范围为-40~+85°C，其封装是28引脚的SSOP表面封装，引脚排列见图3。
图3 AD9850引脚图
2 AD9850工作原理
图4是AD9850 125MSPS DDS系统功能框图。它采用32位相位累加器，截断成14位，输入正
图4 AD9850功能框图
弦查询表，查询表输出截断成10位，输入到DAC。DAC输出两个互补的模拟电流，接到滤波器
上。调节DAC满量程输出电流，需外接一个电阻R SET ，其调节关系是I SET =32(1248V/R SET )，满量程电流为10~20mA。AD9850内部有高速比较器，接到DAC滤波输出端，就可直接输出一个抖动很小的脉冲序列，此脉冲输出可用作ADC器件的采样时钟。AD9850用5位数据字节控制相位，允许相位按增量18
0°，90°，45°，225°，1125°移动或这些值进行组合。
AD9850有40位寄存器，32位用于频率控制，5位相位控制，1位电源休眠(powerdown)功能，
2位厂家保留测试控制。这40位控制字可通过并行方式或串行方式装入到AD9850。在并行
装入方式中，通过8位总线D7…D0将数据装入寄存器，全部40位需重复5次。在FQUD上
升沿把40位数据从输入寄存器装入到频率和相位及控制数据寄存器，从而更新DDS输入频率
和相位，同时把地址指针复位到第一个输入寄存器。接着在WCLK上升沿装入8位数据，并
把指针指向下一个输入寄存器，连续5个WCLK上升沿后，WCLK的边沿就不再起作用，直
到复位信号或FQUD上升沿把地址指针复位到第一个寄存器。在串行装入方式中，WCLK上
升沿把25引脚(D7)的一位数据串行移入，移动40位后，用一个FRUD脉冲就可以更新输出
频率和相位。
3 AD9850应用电路
31 AD9850构成时钟发生器及其应用
图5是用AD9850构成的基本时钟发生器电路。图中DAC正输出I OUT 驱动200Ω 42MHz
低通滤波器，
图5 AD9850构成时钟发生器电路
而滤波器后面又接了一个200Ω负载，使等效负载为100Ω。滤波器除去了高于
42MHz的频率。滤波器输出接到内部比较器输入“+”。DAC互补输出电流驱动100Ω负载，DA
C两个输出间的100kΩ分压输出被电容去耦后，用作内部比较器的参考电压。
在ADC采样时钟频率须由软件控制锁定到系统时钟时，上面AD9850构成的时钟发生器可以方
便地提供这样的时钟。图6是AD9850时钟发生器在扩频接收器中的应用。
图6 AD9850时钟发生器在扩频接收器中应用
32 AD9850频率合成器在增频和倍频中的应用
321 频率和相位可调的本地振荡器
图7电路是利用AD9850产生一个频率和相位可调的正弦信号f DDS 与一个输入频率信号fIN 进行混频，选择适当的带通滤波器，就可以得到频率和相位可调的射频输出。利用DDS系统频率分辨率高的特点，在输入频率f
IN 一定时，射频输出可达到DDS系统一样的频率分辨率，且频率和相位调节方便。其输出频率为f OUT =f IN +f DDS=f IN +M·f
REF /2 32 =f IN +00291×M，频率分辨率为Δf OMIN =f REF /2 32 =00291Hz
图7 频率和相位可调的本地振荡器
322
用作PLL频率和相位可调的参考源
图8电路用AD9850 DDS系统输出作为PLL的激励信号，而PLL设计成N倍频PLL，利用DDS的高分
辨率来保证PLL输出有较高的频率分辨率。
图8 用作PLL频率和相位可调的参考源
其输出频率f OUT =N·M·f REF /2 32 =00291·N·M
频率分辨率Δf OMIN =N·f REF /2 32 =00291·N
333
用作PLL数字可编程N分频器
图9中，AD9850 DDS输出经过滤波后的频率为f DDS =M·f OUT /2 32 ，M为AD
9850频率
控制字，PLL环路分频器的分频值N=2 32 /M，由于M=1~2 31 ，所以N=2~2 32
。在VCO输出允许情况下，该PLL输出频率f OUT =N·f REF =(2~2 32
)·f REF 。
4 AD9850应用考虑
图9 AD9850用作PLL中可编程N分频器
(1)AD9850作为时钟发生器使用时，输出频率要小于参考时钟频率的33%，这样可避免混
叠或谐波信号落入有用输出频带内，减少外部滤波器的要求。
(2)AD9850参考时钟频率最低为1MHz，如果低于此频率，系统自动进入电源休眠
方式。如果高于此频率，系统恢复正常。
(3)含有AD9850的印制线路板应是多层板，要有专门的电源层和接地层。且电源层和接地层
中没有引起层面不连续的蚀刻导线条。推荐在多层板的顶层应留有带一定间隙的接地面，
以便为表面安装器件提供方便。如果分立的模拟接地面和数字接地面都存在，为得到最佳效
果，应该在AD9850处将它们接在一起。
(4)避免在AD9850器件下面走数字线，以免把噪声耦合进芯片。避免数字线和模拟线交叉。
印制线路板相对面的走线应该相互正交，以减小线路板的馈通影响。在可能的条件下，应采
用微波传输带技术。
(5)像时钟这样的高速开关信号应该用地线屏蔽，避免把噪声辐射到线路板上其它部分。
(6)要考虑用良好的去耦电路。AD9850电源线应尽可能宽，使阻抗低，减少尖峰影响。模拟
电源和数字电源要独立，分别把高质量的陶瓷去耦电容接到各自的接地引脚。去耦电容应尽
可能靠近器件。
(7)为便于标准测试分析，AD9850有两种评估板，可作为PCB布局布线参考用。AD9850/FSPC
B
评估板主要用于频率合成器场合，AD9850/CGPCB评估板主要用于时钟发生器应用。这两种评
估板都可与PC机并行打印口相连，软件在Windows界面下进行。评估板配带的35″软盘有
一个可执行文件，用来装入数据，显示AD9850的功能选择。
由于篇幅所限，这里仅作简单介绍。有关AD9850的详细技术资料及选购业务，请与北京市英
赛尔器件集团及其所属分公司联系。
参考文献
1 Analog Devices Inc.,CMOS,125MHz Complete DDS Synthesizer,Data Sheet,19
96
2 Walt Kester,High Speed Design Technigues,Analog Devices Inc.1996
|