|
AD9500
高速数字可编程延时发生器的特点及其应用
中国科学技术大学国家同步辐射实验实(230029) 徐锡林
摘 要：
介绍了时间分辨率为10ps的数字可编程延时发生器AD9500的性能和特点，并给出用于定时系统中的实例及其他应用。
关键词：
高速 可编程 延时发生器
在高速和超高速数字电路中，DTL，TTL，HTL和CMOS等集成电路都难以满足应用要求，而ECL电路提供了解决问题的途径。ECL电路是一种高速双极型集成电路，它是一种非饱和型数字逻辑电路。由于ECL电路具有速度快、逻辑功能强、扇出能力高、噪声低、引线串扰小和自带基准源等优点，因此它是目前唯一能提供亚纳秒开关时间的实用电路，所以广泛应用于高性能数字电路和系统中。这里介绍的美国Analog
Devices公司的高速数字可编程延时发生器AD9500〔1〕就是采用ECL电路技术的结晶。
1 AD9500的特性与功能
AD9500引脚排列和功能方框图如图1，2所示。其主要特性是，延时分辨率10ps；延时范围
25ns～10μs；差分输入；触发和复位输入独立；低功耗310mW。
图1 AD9500引脚排列
AD9500是一种数字可编程延时发生器，它由8位数码编程输入选择所需要的延时，最小延时
可达10ps。它广泛应用于脉冲去时滞、任意波形发生器、高稳定度定时源、多相时钟发生器
和自动测试设备等。
AD9500采用高性能双极工艺，适用于高速数字和模拟
电路。AD9500使用差分触发(TRIGGER)和复位
[CM(23*2〗(RESET)输入，主要用于ECL电平，但
也适合模拟和
图2 AD9500功能方框图
TTL电平输入。内部ECL电压基准适中(ECLREF)允许用单端或差分
ECL电路驱动其两个输入端。AD9500的输出是一个互补的ECL输出级，并提供一个并行Q
R端输出电路，从而为复位定时提供方便。数字控制数据经由锁存使能信号(LATCH EN
ABLE)控制的锁存器送入AD9500。锁存使能信号的锁存逻辑为“高”；当在逻辑“低”
时，则锁存器是透明的，AD9500内部的DAC将跟随输入数据而变化。AD9500的系统定时如图3
所示。
锁存使能控制信号和数据输入均与TTL兼容。内置的DAC可在任何时间更新数据，但只有在DA
C建立时间(tDAC)完成后再触发，才能保证满程定时精度。
AD9500的核心部分是一个线性斜波发生器，其内部定时如图4所示。当AD9500受触发输入时
，起动斜波周期，斜波电压将降至由内部DAC设定的阈值。由一比较器监测线性斜波电压和D
AC设定的阈值电平，该比较器的输出作为AD9500的输出。从触发直至比较器翻转的时间间隔
就是AD9500的总延时。AD9500的满程延时由二部分组成：一部分是满程编程延时tD
(max)，由REXT和CEXT决定；另一部分是通过AD9500
的最小传输延时tpD。满程延时范围可从25ns到大于1ms。在满程范围内，内置DAC
能够产生256个不同的
tLPW—锁存使能脉冲宽度，
tS—数据建立时间，
tH—数据保持时间，
tDAC—内部DAC建立时间，
tPHO—触发——复位闭锁，
tTHO复位——触发闭锁，
tTPW—触发脉冲宽度，
tRPW—复位脉冲宽度，
tPD—最小传输时间，
tD—编程延时，
tRD—复位传输时间
图3 系统定时图
tD(max)—编程延时(满程)， tLRS—线性斜波建
立时间，
tPD—最小传输延时， tD—编程延时， tRD—复位传输延时
图4 斜波发生器内部定时图
编程延时(
在满程延时设置为25ns的情况下，则能给出增量为10ps的编程延时)。实际上，编程延时
直接由数字控制数据(输入内置DAC的数字量)和由RSET与CEXT建立的RC定时常
数所决定，其关系式如下：
总延时=最小传输延时+编程延时
=tPD+(数字值/256)RSET(CEXT+10pF)
2 应用实例
AD9500是一个非常灵活的多功能器件，而且使用起来也不困难。笔者曾参加德国国家实验
室
DESY(Deutsches ElektronenSynchrotron)的HERA(HadronElectronRingAccelerato
r)工程，参与设计这个周长为63km、能量为820Gev的质子环的集成定时系统HIT(HERA Int
egrated Timing)系统。整个HIT系统由分布在质子环上的100多个HIT模块组成。图5和图6分
别为HIT模块部分简化电路和HIT模块中AD9500的单元电路，系统所需要的延时由D0
～D7
输入的编程数据选定。HIT的延时脉冲被用作分布在质子环上的BPM(Beam Position Monitor
)〔2〕的定时和触发脉冲。
BPM由PPA(Proton Position Analog)和PPD(Proton Position Digital)功能模块组成。在质
子环的束流位置检测中，只有对运行中的同一束团进行测量所得的数据才是有效的。HIT模
块就是要对选定的同一被测束团(束团绕质子环转一周的时间为21μs)，在2ns时间栅格内向
PPA和PPD模块精确发送定时脉冲，以在束团的最大密度处触发和检测。HIT同时担负整个系
统周期的鉴别和同步任务。实际上，图6也是AD9500应用电路的基本单元，它可拓展
为如下多种不同的应用。
21 多通道去时滞
在高速系统中，阻抗和电缆长度的细微差别都会引起明显的时滞。这种时滞大都可以用AD95
00来消除。如图7所示，以一路通道作基准，其他通道信号经调节AD9500的编程延时以达消
除不同的时滞，完成延时匹配。通过由AD9500精细的定时调节(其精度可小至10ps)，几乎
任何高速系统均能自身自动调节以达到细微的容差。
22 测量未知延时
如图8所示，应用二个AD9500可以高精度测量未知延时。对一个AD9500设置很小或无编程延
时，其输出用来驱动未知延时电路，该未知延时电路又相继驱动触发器“D”端；第二个AD9
500与第一个AD9500是同时被触发的，其输出作为触发器的时钟信号。改变第二个AD9500的
编程延时，以监测未知延时电路的输出脉冲沿：若通过第二个AD9500的编程延时太长，则触
发器输出为逻辑“高”；相反，若编程延时太短，触发器输出为逻辑“低”。只要适当调节
编程延时，触发器即在逻辑“高”和逻辑“低”之间跳变。这时，第二个AD9500的编程延时
即为未知电路的延时，测量精度仅依赖于对未接未知延时电路时系统的校准。
23 测量高速AC波形
图5 HIT模块部分简化电路
图6 HIT模块的AD9500单元电路
只要附加一个DAC和一个模拟比较器(见图9)，就可以用图8电路来测量高速AC波形的时
间响应。其电路功能也类似图8电路的应用。给DAC设置一个阈值电平驱动差分比较器的一个
输入端，另一输入端则由待测器件DUT(device under test)驱动。第一个AD9500的输出使DU
T产生一个输出，而把与第一个AD9500同时触发的第二个AD9500的输出用作比较器锁存使能
信号。当比较器锁定时，若DUT的输出大于DAC的阈值，则比较器输出为逻辑“高”；若低于
阈值，则比较器输出为逻辑“低”。只要适当调节第二个AD9500的编程延时设定，即可使DU
T输出等于DAC的阈值。这样，通过改变DAC阈值和调节第二个AD9500的编程延时，
图7 多路延时匹配
图8 测量未知延时
图9 测量AC波形
图10 振铃振荡器
就能一点接一点地重建未知的高速AC波形。
24 可编程振荡器
AD9500一个有意义的应用是数字可编程振荡器，即用AD9500产生的高精度延时构成一个具有可变占空度的振铃振荡器(见图10)。用第一个AD9500的延时输出驱动第二个AD9500的触
发输入端，而第二个AD9500的输出依次再作为第一个AD9500的触发输入。这样，二个器件彼此交互触发，在它们的输端便产生二路脉冲串。通过这二个AD9500的总延时就决定了振荡
频率的周期，其占空比由它们的输出分别去驱动触发器的置位(SET)和复位(RESET)端来控制：通过第一个AD9500的总延时将控制触发器逻辑“低”输出脉冲宽度，第二个AD9500的延时控制触发器逻辑“高”输出脉冲宽度。
最后应该指出，AD9500是一种精密高速定时器件，所以必须采用有效的高频设计技术，才能
达到最佳性能。高速数字系统要求电路板依照分布元件理论进行布局，否则就会产生振铃、
串扰和其他传输线现象，使得系统运行不良。采用低阻抗的接地平面是非常重要的。理想的
接地平面应排布在元件面，并且延展到AD9500的下面以屏蔽系统定时信号。插座对于象
AD9500这样的电路提出了特殊的问题，因为它将造成附加的内载电容。如果非用插座不可，
那么通常选用针脚插座。电源去耦也是高速设计所注重的，采取01μF陶瓷电容和01μF云
母电容对所用电源去耦是行之有效的。DAC阈值的稳定度能够通过失调调节(OFFSETADJUST)端接+5V电源去耦得到改善，但这将增加DAC的建立时间tDAC。有关AD9500的详细技术资料及选购业务，请与北京市英赛尔器件集团及其所属分公司联系。
参考文献
1 Analog Devices,Inc.,Data Sheet:Digitally Progammable Delay Generator,19
91.
2 Manfred Wendt,Beam Position Signal Processing,the Proceedings of the
3
rd European Particle Accelerator Conference,1992.
|